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[VHDL] Machine d'état Bloquée Help

Dernière réponse : dans Programmation

Bonjour,
Pour mon boulot je dois réaliser un composant (en VHDL) qui ajuste une phase en fonction de données qui arrive sur 7 bits (ca c pas important). Ce composant est donc constituer d'une machine d'état dt les principaux sont : Initialisation, controle des données, et attente du retour d'un autre composant. Ca marche nickel pendant 10, 54 ou 657 fois (J'ai mis un compteur pr verifier) Ensuite ca se bloque et plus aucun état n'est actif. J'ai essayé plusieurs type de machines d'états à un ou plusieurs process mais j'ai tjrs le mm pb.
Est ce que qqn serait capable de me dire ou sont les erreurs que j'ai commises si je lui envoi les différentes solutions que j'ai essayé (3 fichiers de 5ko)?
Ca serait vraiment genial parceque la ca fait 2 semaines que je suis la dessus et j'vais bientot defoncé la Carte Altera (ARM Excalibur)

Merci d'avance

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C'est vrai que c'est pas évident de débugger une carte avec du VHDL mais c'est peutêtre un chemin critique que tu respecte pas ou simplement un état oublié. Si tu as FPGA advantage au boulot il peut à partir de ta machine d'état créer le graph d'état, c'est très pratique pour etre sur que l'on a pas oublié de transition. j'ai déja eu un petit souci, c'est en fait je faissait cela
etat1 :
outp <= '0';
if(trans = '1') then
etatnext <= etat2;
end case;
en fait j'avais in parasite sur trans du coup il mémorisait l'état2 alors qu'il devait resté dans l'état1
il fallait écrire :
etat1 :
outp <= '0';
if(trans = '1') then
etatnext <= etat2;
else
etatnext <= etat1;

end case;
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