VHDL boucle avec "wait until"
Forum Programmation : VHDL boucle avec "wait until"
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bonjour,
je vois moi j'ecrierai cela :
entity yy is
generic(width : positive :=8
;
port(a : in ..
bus : in std_logic_vector((width-1) downto 0)
);
end yy;
architecture xx of yy is
constant bus_value : std_logic_vector((width-1)sdownto 0) := (others => '1');
process;
wait until bus = constant
end process;
